臺北高等行政法院判決
93年度訴字第685號原 告 日月光半導體製造股份有限公司代 表 人 甲○○訴訟代理人 丙○○
陳森豐律師（兼送達代收人）被 告 經濟部智慧財產局代 表 人 蔡練生（局長）訴訟代理人 戊○○
參 加 人 乙○○訴訟代理人 丁○○兼送達代收
鍾亦琳律師上列當事人間因發明專利異議事件，原告不服經濟部中華民國92年12月26日經訴字第09206226430號訴願決定，提起行政訴訟，經本院裁定命參加人獨立參加訴訟，本院判決如下：
主 文原告之訴駁回。
訴訟費用由原告負擔。
事 實
一、事實概要：原告於民國89年5月25日以「多晶片封裝構造」（下稱系爭案），向被告申請發明專利，經其編為第00000000號審查，准予專利。公告期間，參加人提出異議，經被告以92年7月22日（92）智專三（二）04060字第09220737530號審定書為異議成立，應不予專利之處分，原告不服，提起訴願，經遭決定駁回，遂向本院提起行政訴訟。
二、兩造聲明：㈠原告聲明：
⒈訴願決定及原處分均撤銷。
⒉訴訟費用由被告負擔。
㈡被告聲明：
⒈駁回原告之訴。
⒉訴訟費用由原告負擔。
㈢參加人聲明：
⒈駁回原告之訴。
⒉訴訟費用由原告負擔。
三、兩造之爭點：系爭案是否有違核准時專利法第20條第2項之規定而不符發明專利要件？㈠原告主張之理由：
⒈按前揭專利法第44條第4項規定「依第1項第3款所為之補
充或修正，除不得變更申請案之實質外，如其補充或修正係在發明專利案審定公告之後提出者，並須有下列各款情事之一始得為之：1、申請專利範圍過廣。2、誤記之事項。3、不明瞭之記載。」所謂變更申請案之實質，依專利審查基準規定乃指超出原審定公告時說明書、圖式所載之技術特徵內容或圖說所載之實質創作內容。查系爭案之修正內容，均屬原申請專利範圍內所記載之內容，並無違實質變更禁止之規定。
⒉按申請專利範圍之記載形式所以區分為獨立項與附屬項，
係為便於申請專利範圍其權利範圍之判讀，並謀申請專利範圍之簡潔與結構化，乃將附屬項與獨立項申請專利範圍間所共同包含之元件，不再一一重新贅述，而改以附屬項依附獨立項之方式稱之，此即所以前揭專利法施行細則第16條第2項、第3項規定：「獨立項應載明申請專利標的、構成及其實施之必要技術內容、特點」「附屬項應包括所依附項目之全部技術內容，並敍明所依附項目之技術特點」之故也。附屬項既屬包括獨立項所載之技術內容外，再加有其他進一步之描述或限制，如將獨立項之專利權範圍比喻為一集合，則附屬項因再加有額外之限制條件，即如同交集一般，正如獨立項若為「法律系畢業者」之集合，而附屬項則可為「法律系畢業且具有法官資格者」之集合。簡言之，透過對獨立項增加說明或限制之附屬項記載，以結構化申請專利範圍權利主張之請求，而各附屬項所依附根據之獨立項則為申請專利範圍所請求主張之最基本的權利範圍。
⒊如前所述，獨立項與附屬項間正如同集合與交集之關係，
而各附屬項所依附根據之獨立項申請專利範圍則為專利案所請求之最基本權利範圍，因此，修正前後是否致申請專利範圍擴張，應以修正前原申請專利範圍中專利申請案所主張之最基本權利範圍，即申請專利範圍第1項為判斷基準。此般原則可以被告於審查實務上常要求專利申請人將申請專利範圍之附屬項（特別是第2項或第3項）併入獨立項（申請專利範圍第1項）而仍准予專利為證。蓋將申請專利範圍第2項（附屬項）併入申請專利範圍第1項（獨立項），不啻是將原申請專利範圍第1項刪除，而將原為附屬項之申請專利範圍第2項變更為獨立項之情形般，此般變更由於並未逾原申請專利範圍第1項所記載請求之權利範圍，而為專利審查基準所明示許可之行為。可見，並非附屬項之形式變更為獨立項之形式即為法所不允，而應視此變更後之申請專利範圍是否超越原申請專利範圍所涵蓋之權利範圍為斷。
⒋專利審查基準明文「例如．．．或將獨立項與附屬項合併
，形成一新的獨立項；或在未超出原請求項所載之技術範疇前提下，將該請求項原來之某一或某些部分技術進一步引述其發明或新型說明亦有記載之細節部分而形成細部限縮，．．．皆屬縮減其範圍之態樣。」由於修正後之申請專利範圍第10項相較於修正前申請專利範圍第1項之內容，並未超出原請求項所載之技術範疇，自應屬法之所許。更精確言之，修正後申請專利範圍較諸修正前申請專利範圍第12頁，乃屬增加直列記載之構成要件，此種情形，不論各國實務皆認屬申請專利範圍之減縮，而屬審定公告後仍得予修正之態樣。
⒌按被告所執以認定系爭案之申請專利範圍修正係屬申請專
利範圍之擴張，其理由乃以申請專利範圍第10項原為附屬項，然修正後之申請專利範圍第10項卻為獨立項，故而機械化地推論系爭案之修正屬申請專利範圍之擴張。惟查是否屬申請專利範圍之擴張，應以修正後申請專利範圍是否逾原請求之申請專利範圍所載之技術範疇為斷，此不僅專利審查基準著有明文，各國專利實務亦無不如此，已如前述。然原處分卻無視整體申請專利範圍修正前後之記載，而僅針對個別申請專利範圍第10項之記載形式而作概念性地機械推斷，顯有謬誤之處。
⒍按美國專利第0000000號案（下稱引證案）雖揭露「疊晶
結構之半導體晶片上側邊部位設有多數置於特定位向上之銲墊，．．．，而該疊晶式半導體晶片上所有銲墊均為外露狀態，因此全然不會妨礙晶片之打線製程。」而與系爭案之部分技術內容或有相似之處，惟系爭案修正過後之申請專利範圍中所界定要求之「第二半導體晶片具有一預先設定之厚度，以提供第一晶片銲墊之銲線所需厚度」技術特徵則為引證案中所未思及，而此等技術特徵確實可改善引證案打線時第三晶片240易接觸到第一晶片210之銲線
212 之缺點，而使整個打線封裝製程動作更為流暢順利。此等技術特徵不僅不易由邏輯分析推理可得，並且確實克服先前技術存在的問題點，誠可謂具有突出技術特徵與顯然之進步，則系爭案既符合發明之進步性要件，自應准予發明專利。
⒎依前揭專利法第67條第1項之規定：「發明專利權人對於
請准專利之說明書及圖式，認有下列情事之一時，得向專利專責機關申請更正，但不得變更發明之實質：1、申請專利範圍過廣。2、誤記之事項。3、不明瞭之記載。」詳言之，於專利申請經專利專責機關核准後，如欲修正申請專利範圍，一則必須為「不得變更申請案之實質」，二則為「必須申請專利範圍過廣」而加以限縮，始得為之。以本案言，原告於91年2月18日對系爭案之申請專利範圍之修正，既未超出原專利說明書所記載之範疇，自非變更申請案之實質，並且該等修正所依恃者，皆為原申請專利範圍中所記載之附屬項內容，而未超出原申請專利範圍中所界定之專利權範圍，自無申請專利範圍擴張之情事，被告及訴願決定機關不察，否准系爭案申請專利範圍之修正，並以修正前之申請專利範圍作為其處分、判斷之基礎，顯有違法之處。
⒏按系爭案所提供者乃為一種半導體多晶片之封裝構造，透
過系爭案之發明，可解決一般IC晶片，特別是利用基板（substrate）來進行IC封裝之多晶片封裝時，上層晶片常會阻礙下層晶片打線之問題。查系爭案之專利說明書所述之美國專利第0000000號專利，其所針對者乃為IC封裝技術中關於打線技術之改良。詳言之，以單晶片之打線為例，其所揭露者乃為打線技術如何改進以將IC封裝之打線所需之打線弧高由原有之10-15密爾（mil）加以降低到6或甚至到2密爾（mil）之技術，此等降低IC打線之弧高，既與系爭案所針對之技術改良係多晶片之封裝有所不同，更與系爭案之特徵：「藉由上層晶片與下層晶片之相互排列關係，以及上層晶片之高度安排」「以達到多晶片封裝時，在打線製程上，不會因上層晶片之存在而妨礙下層晶片打線之問題。」全然無涉，僅屬系爭案用以幫助說明IC技術演進之習知技藝，並非系爭案之技術特徵所在。
⒐按在IC封裝技術上，依據封裝結構之不同，用以承載晶片
並與外部電路相連之結構體基本上可分為基板（substrate）與導線架（lead frame）。一般而言，導線架主要用於塑膠IC之封裝，其封裝形式則以QFP以及SOP為主；反觀基板之應用，主要為因應高I/O數的IC需求，BGA、CSP與FLIP CHIP等新世代的封裝元件技術中，導線架與基板雖同屬承載晶片並用以與印刷電路板電性連接，惟其因屬不同之封裝技術，在面臨之技術問題點上，尚非均可一概而論。例如，以導線架作為晶片承載與電性連接之載具時，特別是QFP技術時，由於QFP是周邊排列引腳之封裝，在不增加封裝尺寸之前提下，欲增加所封裝IC對外電性連接之腳數，僅能以縮小腳距之方式達成，而面臨微細引腳成型技術、小腳距引腳電路焊接以及散熱等諸多技術問題。而利用基板作為晶片承載與電性連接之載具時，其係利用基板本身具無引腳之錫球凸塊以面積陣列分佈方式作為IC元件對外電性連接之媒介，故無前述導線架封裝技術之問題點，由此足見，導線架與基板在封裝技術上並非皆可一概而論。
⒑查系爭案所揭露之多晶片封裝構造，於其最廣之申請專利
範圍獨立項第1項與第10項中，即明白揭露其所利用作為晶片承載與電性連接之載具者為基板。換言之，系爭案所發明者係針對新型態之封裝技術在進行多晶片封裝時所面臨之問題所作之改良。習知技術在利用基板進行多晶片堆疊以進行多晶片之封裝時，由於相鄰晶片間之空隙相當緊密，因此會限制打線的作業空間，甚或必須在第二晶片堆疊前將第一晶片之打線製程完成，而透過系爭案之發明，經由第一晶片與第二晶片之相互偏離配置，使第二晶片不會阻擋到第一晶片之打線，並且，透過第二晶片預設之厚度，以提供第一晶片打線時所需之空隙（clearance），基此，可解決多晶片封裝之下層晶片在打線時常常因空間受限致銲線受損之問題。反觀，引證案所揭露者乃係利用導線架（lead frame）之封裝技術來進行多晶片封裝之發明，由於導線架與基板所利用或適用之封裝技術並不相同，因此，其所遭遇之問題點亦大有所別。以引證案說明之，由於導線架之晶片承座不直接作為對外電性連接之媒介，而係以金線來打線連接到其引腳（lead）上，故引腳係置於多晶片之兩側，其與系爭案中打線連接對象之基板係置於多晶片下方，以承載其上堆疊之多晶片有所不同。更由於引證案中引腳係置於多晶片之兩側，而打線係連接至兩側之引腳，因而多晶片之不同晶片間或可向上打線，或可向下打線，其並不會有利用基板之多晶片封裝中上層晶片會阻礙下層晶片之打線的問題。引證案與系爭案相較，不僅基本技術不同，所面臨之問題點亦各異，引證案既未揭露系爭案之技術特徵，也無法由引證案推知系爭案之發明。
㈡被告主張之理由：
⒈查系爭案於91年2月18日修正申請專利範圍與90年9月11日
審定公告本比較，係增列申請專利範圍獨立項第10項，顯然已成為一獨立之申請專利標的，為申請專利範圍之擴張，應不准修正，系爭案應依90年9月11日審定公告本審查。
⒉復查引證案專利說明書揭示略以：「該疊晶式半導體晶片
正面之側邊部位設有多數置於特定位向上之銲墊，．．．，任一晶片上之銲墊皆不會受到其他半導體晶片阻擋不會妨礙晶片之打線製程。」再查引證案申請專利範圍第3、5、6項亦揭示：「如申請專利範圍第1項之半導體封裝件，．．．第一及第二半導體晶片含有經由彈性絕緣膠片黏接方式黏接到另一晶片上之複數片疊晶式半導體晶片，．．．，該等疊晶式半導體晶片包含兩片特定尺寸之矩形半導體晶片，．．．兩晶片係以近似對角方向安置，．．．，（或）將兩矩形晶片之加長外緣以近似直角方式交叉接合，使任一半導體晶片上之銲墊群不會受到另一晶片所阻擋。」為熟習引證案該項技術者，可運用引證案所揭示上開技術特徵，而易於思及系爭案之「該第二半導體晶片係固著於該第一半導體晶片上並且偏離該第一晶片銲墊至少一預先設定之距離，使得該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程」技術特徵，引證案足以證明系爭案申請專利範圍之第1及第18項獨立項不具有進步性，其餘附屬項亦不脫引證案技術之範疇，亦不具進步性。
⒊系爭案已經過公告，專利範圍變更已涉及公益。系爭案原
本只有二個獨立項，一個為裝置結構，另一個為方法。但被異議時，修正為三個獨立項，二個結構項及一個方法項，另外一個結構項從其說明書第二實施例脫離。准許修正有二要件，申請專利範圍過廣及不變更實質，原告增加一獨立項就非專利範圍過廣的修正，原告第二實施例的特徵並非只有厚度的問題。
㈢參加人主張之理由：
⒈依據專利審查基準有關申請專利範圍過廣之規定，申請專
利範圍過廣情事，通常係因原核准公告專利範圍之新穎性、進步性受到質疑，被異議人、被舉發人乃藉修正、更正縮減該範圍，以期系爭專利案經縮減後可有效存在。亦即說明原告之所以欲進行系爭案申請專利範圍之修正、更正，乃在於原告已認知參加人所提出之異議證據已明確揭示出系爭案之技術內容及特徵，而使系爭案不具新穎性及進步性之事實至為明顯。
⒉再查，系爭案修正前之原申請專利範圍共計有23項（包括
2獨立項及21附屬項），主要細分有申請專利範圍第1項之獨立項與依附之附屬項（2～17項），以及申請專利範圍第18項之獨立項與依附之附屬項（19～23項）。相對系爭案修正後之申請專利範圍共計19項（包括3獨立項及16附屬項），主要細分有申請專利範圍第1項之獨立項與依附之附屬項（2～9項）、申請專利範圍第10項之獨立項與依附之附屬項（11～15項）、以及申請專利範圍第16項之獨立項與依附之附屬項（17～19項）。明顯可知系爭案在修正後增加一獨立項，亦即增列一新之獨立申請標的。然依據專利審查基準有關申請專利範圍過廣指出：「申請專利範圍過廣，得藉修正、更正以縮減其範圍之態樣，例如：刪除某一獨立項或某些請求項，以去除與引證資料相同技術特徵之實施例；或將獨立項與附屬項合併，形成一新的獨立項…」，以及「原申請專利範圍為一組包含獨立項與附屬項之多項請求項，若其獨立項有申請專利範圍過廣之情事，因而將原來的獨立項與其中之一或二附屬項合併，使獨立項增加限制條件者，即屬範圍縮減」，惟該所謂範圍縮減係指將附屬項合併至獨立項而形成一新的獨立項，相對系爭案卻是額外增列一新的獨立申請專利標的，而與前述專利審查基準之規定有異。
⒊再者，依前揭專利法施行細則第16條第2項規定：「獨立
項應載明申請專利之標的、構成及其實施之必要技術內容、特點」。即然系爭案原申請專利範圍僅有2獨立項，亦即系爭案之必要技術內容及特點，論理即應已包含在此原有之2獨立項中，然而系爭案於修正後，竟又額外增列一新的申請專利標的，此即表示此一增列之申請專利標的中所述者係屬系爭案必要技術內容、特點，且未包含於原2獨立項中（故才需額外增列），是故證明系爭案於修正後所增列之新獨立項乃是增列系爭案新的必要技術內容、特點，而未包含於原2獨立項中，而非如原告所述僅係對申請專利範圍第1項之限縮，故有申請專利範圍擴張之嫌。⒋查系爭案修正後所額外增列之申請專利範圍獨立項第10項
係指出：「一種多晶片封裝構造（multichip module），其係包含：一基板，具有一用以與外界形成電性連接之構造；一第一半導體晶片具有四側邊，其中只有該晶片兩互相垂直之側邊設有複數個第一晶片銲墊，該第一半導體晶片係固著於該基板；及一第二半導體晶片具有四側邊，其包含複數個第二晶片銲墊，該第二半導體晶片係固著於該第一半導體晶片上並且偏離該第一晶片銲墊至少一預先設定之距離，使得該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程，其中該第一以及第二晶片銲墊係經由複數條銲線連接於該用以與外界形成電性連接之構造，其中該第二晶片銲墊係僅沿該第二晶片之兩互相垂直之側邊設置，其中該複數個第二晶片銲墊整體而言係位在該複數個第一晶片銲墊之對面，另包含一第三半導體晶片固著於該第二半導體晶片上並且偏移該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊設於該晶片，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）」。然而，在系爭案修正後之申請專利範圍第11項係為前述申請專利範圍第10項之附屬項，其內容卻是「依申請專利範圍第10項之多晶片封裝構造，其另包含一第三半導體晶片固著於該第二半導體晶片上並且偏移該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊設於該晶片，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）」，亦即，可明顯得知，申請專利範圍第11項（附屬項）之描述係完全等同於申請專利範圍第10項（獨立項）之描述，而使系爭案之權利要求重複且不明確，而具重大瑕疵。
⒌系爭案修正前之申請專利範圍第1及第18項（獨立項）所
界定之一種多晶片封裝構造及其製法，主要技術特徵係為：「將第二半導體晶片偏離第一晶片銲墊至少一預先設定之距離，使得該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程」。然此技術特徵早為引證案第五圖所先行揭露。同時，引證案申請專利範圍第3、5及6項亦已揭示「第一及第二半導體晶片係採疊接晶片對角安置或以兩晶片較長側交叉疊合等方式將晶片側邊之銲墊群安置於特定位向上，致使任一半導體晶片內該銲墊群不會受到另一晶片阻擋而使所有銲墊群完全外露」，以及根據引證案之專利說明書中所述：「根據本發明另一目的，在至少一第一及第二半導體晶片上係含有複數個經由彈性絕緣膠片黏接方式黏接到另一晶片上之疊晶式半導體晶片，該疊晶式半導體晶片正面之側邊部位設有多數置於特定位向上之銲墊，致使一半導體晶片上之銲墊不會因另一晶片安置時受阻擋而掩藏」，是故，足證系爭案之主要技術手段業經引證案所明確揭示者，殆無疑義。
⒍另外，原告稱引證案所揭露者乃係利用導線架之封裝技術
來進行多晶片封裝之發明，相對系爭案則是採用基板來進行多晶片封裝，兩者並非可一概而論。惟如前述，系爭案主要技術特徵係在於多晶片向上堆疊及打線之方式，至於用以承載晶片之承載件係為基板或導線架則非所問。況且，這一論點亦為申請人於其專利說明書中所自承之事實，即如系爭案專利說明書所述：「可以理解的是該基板330亦可以一導線架（Lead frame）取代，該導線架一般係包含複數條導腳且具有內腳部分以及外腳部分，其中該內腳部分係用以電性連接至一晶片，該外腳部分係用以與外界電性連接」。已清楚說明基板以及導線架可擇一作為晶片承載之用，因此，原告雖稱系爭案係藉一基板供多片半導體晶片承載之用，然該種封裝製法實與引證案疊晶於導線架上之封裝方式同屬等效運用，實係熟習半導體技術人士可直接導出而不具任何不可預期之功效。此亦明確證明原告之說辭明顯違背其先前於系爭案專利說明書中之陳述，如此前後矛盾，亦可再次說明原告之說辭係不可採。
⒎即便考量系爭案修正後之申請專利範圍之界定，其與修正
前之原申請專利範圍之差異，僅係在於將原先所界定堆疊的二晶片增加至三晶片，惟不論是堆疊三晶片甚或四晶片以上，主要技術特徵，即如先前所述，均係利用引證案所早已揭示「將上下堆疊之晶片產生錯位偏移，以避免上層晶片擋住下層晶片之連接線」之特徵，因此對於任一熟悉該項技術者，自可由上、下二層晶片之錯位偏移堆疊結構而輕易推知複數晶片之錯位偏移堆疊結構。再者，根據專利審查基準，有關判斷進步性之基本原則，已敍明：「判斷發明有無進步性時，應確實依據發明所屬之技術領域，以及申請專利當時之技術水準（the state of the art），檢索申請當日之前之既有技術及/或知識作為引證資料，以研判發明之技術手段之選擇與結合，如其選擇與結合具有困難度，並非為熟習該項技術者所能輕易完成者，即具有進步性；反之，如為熟習該項技術者基於引證資料所能輕易完成者，則不具進步性」因此，申請專利之發明若為習知技術之結合或選用，且該等習知技術之組合與選用並無待克服之困難點，則應視為熟習該項技術所能輕易完成而不具專利要件之進步性。因此，對於任一熟習該項技術者而言，即可輕易由引證案中「將上、下層晶片進行錯位偏移堆疊，以避免上層晶片妨礙下層晶片打線」之教導，而輕易完成系爭案修正後申請專利範圍所界定之三晶片堆疊結構，其中並無任何技術上困難及待克服之處，亦即，系爭案不具進步性之事實至為明確。
⒏另外，於引證案之專利說明書中亦已述及：「本發明係有
關於半導體積體電路，其中二個或多個晶片係安裝於一半導體封裝件中」。因此，系爭案修正後之申請專利範圍僅為在原申請專利範圍中作增設晶片之數量變化之簡單應用，且該數量變化之可替換性亦已於引證案中所明述，同時，就系爭案修正後申請專利範圍所界定之結構而言，其並無技術特徵，亦無顯然的進步，系爭案不具專利要件之事實，應已無庸置疑。再者，依引證案之專利說明書中亦已揭示：「根據本發明另一目的，在至少一第一及第二半導體晶片上係含有複數個經由彈性絕緣膠片黏接方式黏接到另一晶片上之疊晶式半導體晶片，該疊晶式半導體晶片正面之側邊部位設有多數置於特定位向上之銲墊，致使一半導體晶片上之銲墊不會因另一晶片安置時受阻擋而掩藏」，亦再次說明藉由引證案所揭示之疊晶結構並未僅限於二層晶片，而可由熟悉該項技術者輕易推及至堆疊三層或多層晶片。
⒐另外，原告指稱系爭案修正後之申請專利範圍之特徵復包
含利用一預先設定厚度之中間晶片提供下層晶片銲墊之銲線所需之空隙，惟系爭案所謂中間晶片可提供下層晶片銲墊之銲線所需空隙之原因，即在於該中間晶片與下層晶片在進行堆疊時，利用早已為引證案所揭示之「將上下堆疊之晶片產生錯位偏移，以避免上層晶片擋住下層晶片之銲線」特徵予以完成。其中所謂上層晶片、中間晶片及下層晶片等僅係因所使用堆疊晶片數目之不同所導致的命名差異，亦即所謂之上、中、下僅係為方便稱呼而已，而彼此之相對關係仍係不變，例如在具有三層、四層或多層晶片情形下，對於下層晶片而言堆疊其上方之晶片可稱呼為上層晶片亦或中間晶片，而實際上不論如何稱呼，其相對之堆疊關係仍係不變，因此，對於系爭案所指稱之特徵實仍不脫引證案所充分揭示者。況且為避免在堆疊多層晶片時，下層晶片之銲線觸及其上方所疊置之晶片（不論是稱呼為上層晶片或中間晶片）時，其間自需留有一預定厚度，此為自屬當然之事實狀態，例如在進入一具有門框之室內時，為避免身高觸及門框，本即將該門框設有預定之高度，此為任何一熟悉該項技術者依既有之技術或知識基礎經由邏輯分析而輕易思及，其中並未有任何待克服之困難點，自不具有專利法上之進步性概念。
理 由
一、系爭案申請日為89年5月25日，被告於90年7月24日審定准予專利，則系爭案有無應不予專利之情形，自應以該核准審定時所適用之83年1月21日修正公布之專利法為斷。按凡利用自然法則之技術思想之高度創作，而可供產業上利用者，得依系爭專利核准審定時專利法第19條暨第20條第1項之規定申請取得發明專利。惟其發明如係運用申請前既有之技術或知識，而為熟習該項技術者所能輕易完成時，仍不得依法申請取得發明專利，復為同法第20條第2項所明定。
二、依卷附系爭案原發明專利說明書之記載，系爭案申請專利範圍原為：
⒈一種多晶片封裝構造（multichip module），其係包含：
一基板，具有一用以與外界形成電性連接之構造；一第一半導體晶片具有四側邊，其中只有兩互相垂直之側邊設有複數個第一晶片銲墊，該第一半導體晶片係固著於該基板；及一第二半導體晶片具有四側邊，其包含複數個第二晶片銲墊，該第二半導體晶片係固著於該第一半導體晶片上並且偏離該第一晶片銲墊至少一預先設定之距離，使得該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程，其中該晶片銲墊係經由複數條銲線連接於該用以與外界形成電性連接之構造。
⒉依申請專利範圍第1項之多晶片封裝構造，其中該第二晶片銲墊係僅沿該第二晶片之兩互相垂直之側邊設置。
⒊依申請專利範圍第2項之多晶片封裝構造，其另包含一第三半
導體晶片固著於該第二半導體晶片上並且偏離該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）。
⒋依申請專利範圍第3項之多晶片封裝構造，其中該第三晶片銲墊係僅沿該第三晶片之兩互相垂直之側邊設置。
⒌依申請專利範圍第4項之多晶片封裝構造，其另包含一第四半
導體晶片固著於該第三半導體晶片上並且偏離該第三晶片銲墊至少一預先設定之距離，使得該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第四半導體晶片具有四側邊且包含複數個第四晶片銲墊，其中該第三半導體晶片具有一預先設定之厚度足以提供該第二晶片銲墊之銲線所需之空隙。
⒍依申請專利範圍第5項之多晶片封裝構造，其中該第四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置。
⒎依申請專利範圍第6項之多晶片封裝構造，其中該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。
⒏依申請專利範圍第4項之多晶片封裝構造，其中該複數個第三晶片銲墊整體而言係位在該複數個第二晶片銲墊之對面。
⒐依申請專利範圍第8項之多晶片封裝構造，其另包含一第四半
導體晶片固著於該第三半導體晶片上並且偏離該第三晶片銲墊至少一預先設定之距離，使得該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第四半導體晶片具有四側邊且包含複數個第四晶片銲墊，其中該第三半導體晶片具有一預先設定之厚度足以提供該第二晶片銲墊之銲線所需之空隙。
⒑依申請專利範圍第9項之多晶片封裝構造，其中該第四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置。
⒒依申請專利範圍第10項之多晶片封裝構造，其中該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。
⒓依申請專利範圍第2項之多晶片封裝構造，其中該複數個第二晶片銲墊整體而言係位在該複數個第一晶片銲墊之對面。
⒔依申請專利範圍第12項之多晶片封裝構造，其另包含一第三半
導體晶片固著於該第二半導體晶片上並且偏離該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）。
⒕依申請專利範圍第13項之多晶片封裝構造，其中該第三晶片銲墊係僅沿該第三晶片之兩互相垂直之側邊設置。
⒖依申請專利範圍第14項之多晶片封裝構造，其另包含一第四半
導體晶片固著於該第三半導體晶片上並且偏離該第三晶片銲墊至少一預先設定之距離，使得該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第四半導體晶片具有四側邊且包含複數個第四晶片銲墊，其中該第三半導體晶片具有一預先設定之厚度足以提供該第二晶片銲墊之銲線所需之空隙。
⒗依申請專利範圍第15項之多晶片封裝構造，其中該第四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置。
⒘依申請專利範圍第16項之多晶片封裝構造，其中該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。
⒙一種多晶片封裝構造製造方法，其包含下列步驟：提供一基板
，該具基板有一用以與外界形成電性連接之構造；安裝一第一半導體晶片於該基板上，該第一半導體晶片具有四側邊，其中只有兩互相垂直之側邊設有複數個第一晶片銲墊；安裝一第二半導體晶片於該第一半導體晶片之上使得該第二半導體晶片偏離該第一晶片銲墊至少一預先設定之距離，藉此該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程；及電性連接該複數個晶片銲墊至該基板用以與外界形成電性連接之構造。
⒚依申請專利範圍第18項之多晶片封裝構造製造方法，其中該第
二晶片銲墊係僅沿該第二晶片之兩互相垂直之側邊設置，並且該複數個第二晶片銲墊整體而言係位在該複數個第一晶片銲墊之對面。
⒛依申請專利範圍第19項之多晶片封裝構造製造方法，其另包含
安裝一第三半導體晶片於該第二半導體晶片上使得該第三半導體晶片偏離該第二晶片銲墊至少一預先設定之距離，藉此該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程。
依申請專利範圍第20項之多晶片封裝構造製造方法，其中該第
三晶片銲墊係僅沿該第三晶片之兩互相垂直之側邊設置，並且該複數個第三晶片銲墊整體而言係位在該複數個第二晶片銲墊之對面。
依申請專利範圍第21項之多晶片封裝構造製造方法，其另包含
安裝一第四半導體晶片於該第三半導體晶片上使得該第四半導體晶片偏離該第三晶片銲墊至少一預先設定之距離，藉此該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程。
依申請專利範圍第22項之多晶片封裝構造製造方法，其中該第
四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置，並且該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。
三、原告於91年2月18日就系爭案向被告修正申請專利範圍，其內容為：
⒈一種多晶片封裝構造（multichip module），其係包含：一基
板，具有一用以與外界形成電性連接之構造；一第一半導體晶片具有四側邊，其中只有該晶片兩互相垂直之側邊設有複數個第一晶片銲墊，該第一半導體晶片係固著於該基板；及一第二半導體晶片具有四側邊，其包含複數個第二晶片銲墊，該第二半導體晶片係固著於該第一半導體晶片上並且偏離該第一晶片銲墊至少一預先設定之距離，使得該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程，其中該第一以及第二晶片銲墊係經由複數條銲線連接於該用以與外界形成電性連接之構造，其中該第二晶片銲墊係僅沿該第二晶片之兩互相垂直之側邊設置；另包含一第三半導體晶片固著於該第二半導體晶片上並且偏離該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）。
⒉依申請專利範圍第1項之多晶片封裝構造，其中該第三晶片銲墊係僅沿該第三晶片之兩互相垂直之側邊設置。
⒊依申請專利範圍第2項之多晶片封裝構造，其另包含一第四半
導體晶片固著於該第三半導體晶片上並且偏離該第三晶片銲墊至少一預先設定之距離，使得該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第四半導體晶片具有四側邊且包含複數個第四晶片銲墊，其中該第三半導體晶片具有一預先設定之厚度足以提供該第二晶片銲墊之銲線所需之空隙。
⒋依申請專利範圍第3項之多晶片封裝構造，其中該第四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置。
⒌依申請專利範圍第4項之多晶片封裝構造，其中該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。
⒍依申請專利範圍第2項之多晶片封裝構造，其中該複數個第三晶片銲墊整體而言係位在該複數個第二晶片銲墊之對面。
⒎依申請專利範圍第6項之多晶片封裝構造，其另包含一第四半
導體晶片固著於該第三半導體晶片上並且偏離該第三晶片銲墊至少一預先設定之距離，使得該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第四半導體晶片具有四側邊且包含複數個第四晶片銲墊，其中該第三半導體晶片具有一預先設定之厚度足以提供該第二晶片銲墊之銲線所需之空隙。
⒏依申請專利範圍第7項之多晶片封裝構造，其中該第四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置。
⒐依申請專利範圍第8項之多晶片封裝構造，其中該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。
⒑一種多晶片封裝構造（multichip module），其係包含：一基
板，具有一用以與外界形成電性連接之構造；一第一半導體晶片具有四側邊，其中只有該晶片兩互相垂直之側邊設有複數個第一晶片銲墊，該第一半導體晶片係固著於該基板；及一第二半導體晶片具有四側邊，其包含複數個第二晶片銲墊，該第二半導體晶片係固著於該第一半導體晶片上並且偏離該第一晶片銲墊至少一預先設定之距離，使得該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程，其中該第一以及第二晶片銲墊係經由複數條銲線連接於該用以與外界形成電性連接之構造，其中該第二晶片銲墊係僅沿該第二晶片之兩互相垂直之側邊設置，其中該複數個第二晶片銲墊整體而言係位在該複數個第一晶片銲墊之對面，另包含一第三半導體晶片固著於該第二半導體晶片上並且偏離該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）。
⒒依申請專利範圍第10項之多晶片封裝構造，其另包含一第三半
導體晶片固著於該第二半導體晶片上並且偏離該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）。
⒓依申請專利範圍第11項之多晶片封裝構造，其中該第三晶片銲墊係僅沿該第三晶片之兩互相垂直之側邊設置。
⒔依申請專利範圍第12項之多晶片封裝構造，其另包含一第四半
導體晶片固著於該第三半導體晶片上並且偏離該第三晶片銲墊至少一預先設定之距離，使得該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第四半導體晶片具有四側邊且包含複數個第四晶片銲墊，其中該第三半導體晶片具有一預先設定之厚度足以提供該第二晶片銲墊之銲線所需之空隙。
⒕依申請專利範圍第13項之多晶片封裝構造，其中該第四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置。
⒖依申請專利範圍第14項之多晶片封裝構造，其中該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。
⒗一種多晶片封裝構造製造方法，其包含下列步驟：提供一基板
，該具基板有一用以與外界形成電性連接之構造；安裝一第一半導體晶片於該基板上，該第一半導體晶片具有四側邊，其中只有兩互相垂直之側邊設有複數個第一晶片銲墊；安裝一第二半導體晶片於該第一半導體晶片之上使得該第二半導體晶片偏離該第一晶片銲墊至少一預先設定之距離，藉此該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程，其中該第二半導體晶片有只有兩互相垂直之側邊設置複數個第二晶片銲墊，並且該複數個第二晶片銲墊整體而言係位在該複數個第一晶片銲墊之對面；安裝一第三半導體晶片於該第二半導體晶片上使得該第三半導體晶片偏離該第二晶片銲墊至少一預先設定之距離，藉此該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程；及電性連接該複數個晶片銲墊至該基板用以與外界形成電性連接之構造。
⒘依申請專利範圍第16項之多晶片封裝構造製造方法，其中該第
三晶片銲墊係僅沿該第三晶片之兩互相垂直之側邊設置，並且該複數個第三晶片銲墊整體而言係位在該複數個第二晶片銲墊之對面。
⒙依申請專利範圍第17項之多晶片封裝構造製造方法，其另包含
安裝一第四半導體晶片於該第三半導體晶片上使得該第四半導體晶片偏離該第三晶片銲墊至少一預先設定之距離，藉此該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程。
⒚依申請專利範圍第18項之多晶片封裝構造製造方法，其中該第
四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置，並且該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。
四、依上述修正後之申請專利範圍與90年9月11日審定公告本比較，其將原有23項申請專利範圍減為19項，其中第1項獨立項原有附屬項16項，第18項獨立項原有附屬項5項，修正後第1項係將修正前第1項、第2項、第3項之技術特徵整合為一項，修正後第2、3、4、5、6、7、8、9項，則分別係修正前第4、5、6、7、8、9、10、11項之技術內容。系爭案修正申請專利範圍所增加之第10項獨立項，其內容與原申請專利範圍第13項附屬項內容相同，並未增加實質之技術內容，範圍亦未增加，被告僅以原告增加一申請專利範圍獨立項即謂屬申請範圍之擴張，而不准修正，於法尚有未洽（修正後第10項之附屬項與修正後第16項獨立項及其附屬項經核其內容亦均屬修正前申請專利範圍內容之整合，亦未變更技術內容之實質）。但查，系爭案所增加之第10項獨立項，其內容既與原申請專利範圍第13項附屬項內容相同，且系爭案修正後之申請專利範圍並未變更修正前之實質內容，被告於審定書亦對原申請專利範圍第13項附屬項進行審查，則被告雖係對修正前之申請專利範圍進行審查，但其結論與對修正後之申請範圍審查者應無不同。因此，本件仍應實質審究引證案是否足以證明系爭案不具進步性。
五、經查，引證案係美國專利第0000000號案，被告就於審定書已敍明引證案專利說明書第5欄第18行至第35行揭示略以：
「該疊晶式半導體晶片正面之側邊部位設有多數置於特定位向上之銲墊，…，任一晶片上之銲墊皆不會受到其他半導體晶片阻擋，…，不會妨礙晶片之打線製程。」；再查引證案申請專利範圍第3、5、6項亦揭示：「如申請專利範圍第1項之半導體封裝件，…第1及第2半導體晶片含有經由彈性絕緣膠片黏接方式黏接到另一晶片上之複數片疊晶式半導體晶片，…，該等疊晶式半導體晶片包含兩片特定尺寸之矩形半導體晶片，…，兩晶片係以近似對角方向安置，…，（或）將兩矩形晶片之加長外緣以近似直角方式交叉接合，使任一半導體晶片上之銲墊群不會受到另一晶片所阻擋。」因此，熟習該項技術者，可運用引證案所揭示上開技術特徵，而易於思及系爭案之「該第二半導體晶片係固著於該第一半導體晶片上並且偏離該第一晶片銲墊至少一預先設定之距離，使得該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程」之技術特徵，引證案足以證明系爭案修正前申請專利範圍之第1及第18項獨立項不具有進步性，申請專利範圍獨立項所述構成再加描述之附屬項不脫引證案之範疇，亦不具進步性，經核尚無不合。
原告就晶片錯開之技術特徵部分已為引證案所揭露，系爭案未修正前不具進步性部分亦不爭執（94年3月30日準備程序、94年7月7日言詞辯論期日筆參照）。系爭案修正後之第1項既係將修正前第1項、第2項、第3項之技術特徵整合為一項，修正後第2、3、4、5、6、7、8、9項，則分別係修正前第4、5、6、7、8、9、10、11項之技術內容，修正後第16、
17、18、19項則係修正前第18至第23項整合而來，其等技術內容並無實質變更，則修正後第1項至第9項與第16項至第19項之技術內容已為引證案所揭露，其理由與審定書所記載之審查結果並無差異，亦即該等技術內容並不具進步性之理由相同，自得援用。因此，本件之爭點應為系爭案修正後之第10項獨立項及第11至第15項之附屬項是否已為引證案所揭露。
六、系爭案修正後之申請專利範圍第10項為：一種多晶片封裝構造（multichip module），其係包含：一基板，具有一用以與外界形成電性連接之構造；一第一半導體晶片具有四側邊，其中只有兩互相垂直之側邊設有複數個第一晶片銲墊，該第一半導體晶片係固著於該基板；及一第二半導體晶片具有四側邊，其包含複數個第二晶片銲墊，該第二半導體晶片係固著於該第一半導體晶片上並且偏離該第一晶片銲墊至少一預先設定之距離，使得該第二半導體晶片的任何部分都不會擋到該第一晶片銲墊之垂直向上區域，以便不妨礙其打線製程，其中該第一以及第二晶片銲墊係經由複數條銲線連接於該用以與外界形成電性連接之構造，其中該第二晶片銲墊係僅沿該第二晶片之兩相互垂直之側邊設置，其中該複數個第二晶片銲墊整體而言係位在該複數個第一晶片銲墊之對面，另包含一第三半導體晶片固著於該第二半導體晶片上並且偏離該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）。
七、系爭案修正後之申請專利範圍第10項與修正前申請專利範圍第13項之內容大致相同。修正後申請專利範圍第10項與修正後申請專利範圍第1項差異在於其中該複數個第二晶片銲墊整體而言係位在該複數個第一晶片銲墊之對面。就修正後申請專利範圍第1項與引證案相較並不具進步性，其理由已如前述。茲應予審究者係修正後申請專利範圍第10項有關「複數個第二晶片銲墊係位在該複數個第一晶片銲墊之對面」之技術特徵是否較引證案具進步性。經查，引證案已揭露「，…，該等疊晶式半導體晶片包含兩片特定尺寸之矩形半導體晶片，且該晶片之鄰接側邊上具有多數銲墊，惟此兩晶片係以近似對角方向安置，使任一半導體晶片之銲墊群不會受到另一晶片所阻擋。」「該等疊晶式半導體晶片包含兩片特定尺寸之矩形半導體晶片，且沿各晶片兩相對較短外緣上設置多數銲墊，再將兩矩形晶片之加長外緣以近似直角方式交叉接合，使任一半導體晶片上之銲墊群不會受到另一晶片所阻擋。」由上引證案已揭露之技術內容顯示兩晶片既係以近似對角方向安置，或係以近似直角方式交叉接合，同時又使任一半導體晶片上之銲墊群不會受到另一晶片所阻擋，則將一半導體複數個晶片銲墊設置於另一半導體複數個晶片銲墊之對面之技術內容自屬熟悉該項技術領域之人可輕易思及，其所可達成任一半導體晶片上之銲墊群不會受到另一晶片所阻擋之技術功效亦屬相同，系爭案自無從以此主張較引證案具進步性。
八、再查，修正後申請專利範圍第11至第15項之附屬項之附屬特徵包括「另包含一第三半導體晶片固著於該第二半導體晶片上並且偏離該第二晶片銲墊至少一預先設定之距離，使得該第三半導體晶片的任何部分都不會擋到該第二晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第三半導體晶片具有四側邊且包含複數個第三晶片銲墊，其中該第二半導體晶片具有一預先設定之厚度足以提供該第一晶片銲墊之銲線所需之空隙（clearance）。」、「其中該第三晶片銲墊係僅沿該第三晶片之兩互相垂直之側邊設置。」、「另包含一第四半導體晶片固著於該第三半導體晶片上並且偏離該第三晶片銲墊至少一預先設定之距離，使得該第四半導體晶片的任何部分都不會擋到該第三晶片銲墊之垂直向上區域，以便不妨礙其打線製程，該第四半導體晶片具有四側邊且包含複數個第四晶片銲墊，其中該第三半導體晶片具有一預先設定之厚度足以提供該第二晶片銲墊之銲線所需之空隙。」、「其中該第四晶片銲墊係僅沿該第四晶片之兩互相垂直之側邊設置。」、「其中該複數個第四晶片銲墊整體而言係位在該複數個第三晶片銲墊之對面。」與修正後第一項各該附屬項之附屬特徵相若，均係就獨立項所述構成再加以細部描述。系爭案將上下堆疊之晶片產生錯位偏移，以避免上層晶片擋住下層晶片之銲線之主要技術特徵既已為引證案所揭露，則在三層、四層或多層晶片情形下，亦屬相同技術內容之應用。
另為避免在堆疊多層晶片時，下層晶片之銲線觸及其上方所疊置之晶片時，其間自需留有一預定厚度，仍屬可輕易思及，該等附屬特徵並不具突出之技術特徵，亦不脫離原有獨立項之技術功效範圍，亦不能認該等附屬項之附屬特徵認較引證案具進步性。
九、原告雖主張系爭案係採基板來進行多晶片封裝，而引證案所揭露者乃係利用導線架之封裝技術來進行多晶片封裝之發明，兩者並非可一概而論等等。但查，系爭案主要技術特徵係在於多晶片向上堆疊及打線之方式，至於用以承載晶片之承載件係為基板或導線架並非系爭案申請專利範圍技術特徵所在。況系爭案專利說明書已記載：「可以理解的是該基板330亦可以一導線架（Lead frame）取代，該導線架一般係包含複數條導腳且具有內腳部分以及外腳部分，其中該內腳部分係用以電性連接至一晶片，該外腳部分係用以與外界電性連接」（專利說明書第7頁至第8頁參照）。足見基板以及導線架可擇一作為晶片承載之用，因此，系爭案封裝製法與引證案疊晶於導線架上之封裝方式同屬等效運用，應為熟習半導體技術人士可直接導出而不具功效之增進。因此，尚不能以此差異影響本件之判斷。
十、綜上所述，被告否准原告修正申請專利範圍雖有未洽，但因修正前、後申請專利範圍實質內容並未變更，原審定認系爭案不具進步性之理由仍可援用於修正後之申請專利範圍之審查；就被告所未准予修正所增加之第10項獨立項及其附屬項內容，本院依其內容與引證案相較，並參考原審定之理由，亦已足以認定其較引證案仍不具進步性。被告雖未論及於此，惟因原審定為異議成立之結論尚無不合，且事證已臻明確，仍應予維持。從而訴願決定維持原處分，尚無違誤。原告請求撤銷訴願決定及原處分，為無理由，應予駁回。
據上論結，本件原告之訴為無理由，爰依行政訴訟法第98條第3項前段，判決如主文。
中 華 民 國 94 年 7 月 21 日
第一庭審判長 法 官 姜素娥
法 官 吳東都法 官 陳國成上為正本係照原本作成。
如不服本判決，應於送達後20日內向本院提出上訴狀並表明上訴理由，如於本判決宣示後送達前提起上訴者，應於判決送達後20日內補提上訴理由書（須按他造人數附繕本）。
中 華 民 國 94 年 7 月 22 日
書記官 王英傑